由两个D触发器组成的时序逻辑电路如图所示 已知CP脉冲的频率为2000Hz 输出Q波形的频率

时序电路一般由（)组成 。A、组合逻辑B、存储器件C、反馈回路D、组合代数

由D JK触发器组成的逻辑电路如图7-68所示 Q1 Q2的初始状态为00 D=1 当第一个脉冲和

由D JK触发器组成的逻辑电路如图7-68所示 Q1 Q2的初始状态为00 D=1 当第一个脉冲和

由CMOS集成施密特触发器组成的电路及该施密特触发器的电压传输特性曲线如图所示 该电路组成了一个（

逻辑电路如图所示 A=“1”时 C脉冲来到后 D触发器应：

由两个主从型JK触发器组成的逻辑电路如图a)所示 设Q1 Q2的初始态是0 0 已知输入信号A和